PAPI  5.4.0.0
 All Data Structures Files Functions Variables Typedefs Enumerations Enumerator Macros Groups Pages
power6_events_map.c
Go to the documentation of this file.
1 /****************************/
2 /* THIS IS OPEN SOURCE CODE */
3 /****************************/
4 
5 /*
6 * File: power6_events_map.c
7 * Author: Corey Ashford
8 * cjashfor@us.ibm.com
9 * Mods: <your name here>
10 * <your email address>
11 *
12 * (C) Copyright IBM Corporation, 2007. All Rights Reserved.
13 * Contributed by Corey Ashford <cjashfor@us.ibm.com>
14 *
15 * This file MUST be kept synchronised with the events file.
16 *
17 */
18 #include "perfctr-ppc64.h"
19 
21  {"PM_0INST_FETCH", -1}
22  ,
23  {"PM_1PLUS_PPC_CMPL", -1}
24  ,
25  {"PM_1PLUS_PPC_DISP", -1}
26  ,
27  {"PM_BRU_FIN", -1}
28  ,
29  {"PM_BR_MPRED_CCACHE", -1}
30  ,
31  {"PM_BR_MPRED_COUNT", -1}
32  ,
33  {"PM_BR_MPRED_CR", -1}
34  ,
35  {"PM_BR_MPRED_TA", -1}
36  ,
37  {"PM_BR_PRED", -1}
38  ,
39  {"PM_BR_PRED_CCACHE", -1}
40  ,
41  {"PM_BR_PRED_CR", -1}
42  ,
43  {"PM_BR_PRED_LSTACK", -1}
44  ,
45  {"PM_CYC", -1}
46  ,
47  {"PM_DATA_FROM_L2", -1}
48  ,
49  {"PM_DATA_FROM_L35_MOD", -1}
50  ,
51  {"PM_DATA_FROM_MEM_DP", -1}
52  ,
53  {"PM_DATA_FROM_RL2L3_MOD", -1}
54  ,
55  {"PM_DATA_PTEG_1ST_HALF", -1}
56  ,
57  {"PM_DATA_PTEG_2ND_HALF", -1}
58  ,
59  {"PM_DATA_PTEG_SECONDARY", -1}
60  ,
61  {"PM_DC_INV_L2", -1}
62  ,
63  {"PM_DC_PREF_OUT_OF_STREAMS", -1}
64  ,
65  {"PM_DC_PREF_STREAM_ALLOC", -1}
66  ,
67  {"PM_DFU_ADD", -1}
68  ,
69  {"PM_DFU_ADD_SHIFTED_BOTH", -1}
70  ,
71  {"PM_DFU_BACK2BACK", -1}
72  ,
73  {"PM_DFU_CONV", -1}
74  ,
75  {"PM_DFU_ENC_BCD_DPD", -1}
76  ,
77  {"PM_DFU_EXP_EQ", -1}
78  ,
79  {"PM_DFU_FIN", -1}
80  ,
81  {"PM_DFU_SUBNORM", -1}
82  ,
83  {"PM_DPU_HELD_COMPLETION", -1}
84  ,
85  {"PM_DPU_HELD_CR_LOGICAL", -1}
86  ,
87  {"PM_DPU_HELD_CW", -1}
88  ,
89  {"PM_DPU_HELD_FPQ", -1}
90  ,
91  {"PM_DPU_HELD_FPU_CR", -1}
92  ,
93  {"PM_DPU_HELD_FP_FX_MULT", -1}
94  ,
95  {"PM_DPU_HELD_FXU_MULTI", -1}
96  ,
97  {"PM_DPU_HELD_FXU_SOPS", -1}
98  ,
99  {"PM_DPU_HELD_GPR", -1}
100  ,
101  {"PM_DPU_HELD_INT", -1}
102  ,
103  {"PM_DPU_HELD_ISYNC", -1}
104  ,
105  {"PM_DPU_HELD_ITLB_ISLB", -1}
106  ,
107  {"PM_DPU_HELD_LLA_END", -1}
108  ,
109  {"PM_DPU_HELD_LSU", -1}
110  ,
111  {"PM_DPU_HELD_LSU_SOPS", -1}
112  ,
113  {"PM_DPU_HELD_MULT_GPR", -1}
114  ,
115  {"PM_DPU_HELD_RESTART", -1}
116  ,
117  {"PM_DPU_HELD_RU_WQ", -1}
118  ,
119  {"PM_DPU_HELD_SMT", -1}
120  ,
121  {"PM_DPU_HELD_SPR", -1}
122  ,
123  {"PM_DPU_HELD_STCX_CR", -1}
124  ,
125  {"PM_DPU_HELD_THERMAL", -1}
126  ,
127  {"PM_DPU_HELD_THRD_PRIO", -1}
128  ,
129  {"PM_DPU_HELD_XER", -1}
130  ,
131  {"PM_DPU_HELD_XTHRD", -1}
132  ,
133  {"PM_DSLB_MISS", -1}
134  ,
135  {"PM_EE_OFF_EXT_INT", -1}
136  ,
137  {"PM_FAB_ADDR_COLLISION", -1}
138  ,
139  {"PM_FAB_CMD_ISSUED", -1}
140  ,
141  {"PM_FAB_DCLAIM", -1}
142  ,
143  {"PM_FAB_DMA", -1}
144  ,
145  {"PM_FAB_MMIO", -1}
146  ,
147  {"PM_FAB_NODE_PUMP", -1}
148  ,
149  {"PM_FAB_RETRY_NODE_PUMP", -1}
150  ,
151  {"PM_FAB_RETRY_SYS_PUMP", -1}
152  ,
153  {"PM_FAB_SYS_PUMP", -1}
154  ,
155  {"PM_FLUSH", -1}
156  ,
157  {"PM_FLUSH_ASYNC", -1}
158  ,
159  {"PM_FLUSH_FPU", -1}
160  ,
161  {"PM_FLUSH_FXU", -1}
162  ,
163  {"PM_FPU0_1FLOP", -1}
164  ,
165  {"PM_FPU0_DENORM", -1}
166  ,
167  {"PM_FPU0_FCONV", -1}
168  ,
169  {"PM_FPU0_FEST", -1}
170  ,
171  {"PM_FPU0_FIN", -1}
172  ,
173  {"PM_FPU0_FLOP", -1}
174  ,
175  {"PM_FPU0_FMA", -1}
176  ,
177  {"PM_FPU0_FPSCR", -1}
178  ,
179  {"PM_FPU0_FRSP", -1}
180  ,
181  {"PM_FPU0_FSQRT_FDIV", -1}
182  ,
183  {"PM_FPU0_FXDIV", -1}
184  ,
185  {"PM_FPU0_FXMULT", -1}
186  ,
187  {"PM_FPU0_SINGLE", -1}
188  ,
189  {"PM_FPU0_STF", -1}
190  ,
191  {"PM_FPU0_ST_FOLDED", -1}
192  ,
193  {"PM_FPU1_1FLOP", -1}
194  ,
195  {"PM_FPU1_DENORM", -1}
196  ,
197  {"PM_FPU1_FCONV", -1}
198  ,
199  {"PM_FPU1_FEST", -1}
200  ,
201  {"PM_FPU1_FIN", -1}
202  ,
203  {"PM_FPU1_FLOP", -1}
204  ,
205  {"PM_FPU1_FMA", -1}
206  ,
207  {"PM_FPU1_FPSCR", -1}
208  ,
209  {"PM_FPU1_FRSP", -1}
210  ,
211  {"PM_FPU1_FSQRT_FDIV", -1}
212  ,
213  {"PM_FPU1_FXDIV", -1}
214  ,
215  {"PM_FPU1_FXMULT", -1}
216  ,
217  {"PM_FPU1_SINGLE", -1}
218  ,
219  {"PM_FPU1_STF", -1}
220  ,
221  {"PM_FPU1_ST_FOLDED", -1}
222  ,
223  {"PM_FPU_1FLOP", -1}
224  ,
225  {"PM_FPU_FCONV", -1}
226  ,
227  {"PM_FPU_FIN", -1}
228  ,
229  {"PM_FPU_FLOP", -1}
230  ,
231  {"PM_FPU_FXDIV", -1}
232  ,
233  {"PM_FPU_FXMULT", -1}
234  ,
235  {"PM_FPU_ISSUE_0", -1}
236  ,
237  {"PM_FPU_ISSUE_1", -1}
238  ,
239  {"PM_FPU_ISSUE_2", -1}
240  ,
241  {"PM_FPU_ISSUE_DIV_SQRT_OVERLAP", -1}
242  ,
243  {"PM_FPU_ISSUE_OOO", -1}
244  ,
245  {"PM_FPU_ISSUE_STALL_FPR", -1}
246  ,
247  {"PM_FPU_ISSUE_STALL_ST", -1}
248  ,
249  {"PM_FPU_ISSUE_STALL_THRD", -1}
250  ,
251  {"PM_FPU_ISSUE_STEERING", -1}
252  ,
253  {"PM_FPU_ISSUE_ST_FOLDED", -1}
254  ,
255  {"PM_FXU_IDLE", -1}
256  ,
257  {"PM_FXU_PIPELINED_MULT_DIV", -1}
258  ,
259  {"PM_GCT_EMPTY_CYC", -1}
260  ,
261  {"PM_GCT_FULL_CYC", -1}
262  ,
263  {"PM_GCT_NOSLOT_CYC", -1}
264  ,
265  {"PM_GXI_ADDR_CYC_BUSY", -1}
266  ,
267  {"PM_GXI_CYC_BUSY", -1}
268  ,
269  {"PM_GXI_DATA_CYC_BUSY", -1}
270  ,
271  {"PM_GXO_ADDR_CYC_BUSY", -1}
272  ,
273  {"PM_GXO_CYC_BUSY", -1}
274  ,
275  {"PM_GXO_DATA_CYC_BUSY", -1}
276  ,
277  {"PM_GX_DMA_READ", -1}
278  ,
279  {"PM_GX_DMA_WRITE", -1}
280  ,
281  {"PM_IBUF_FULL_CYC", -1}
282  ,
283  {"PM_IC_DEMAND_L2_BHT_REDIRECT", -1}
284  ,
285  {"PM_IC_DEMAND_L2_BR_REDIRECT", -1}
286  ,
287  {"PM_IC_PREF_REQ", -1}
288  ,
289  {"PM_IC_PREF_WRITE", -1}
290  ,
291  {"PM_IC_RELOAD_SHR", -1}
292  ,
293  {"PM_IC_REQ", -1}
294  ,
295  {"PM_IERAT_MISS", -1}
296  ,
297  {"PM_IFU_FIN", -1}
298  ,
299  {"PM_INST_CMPL", -1}
300  ,
301  {"PM_INST_DISP_LLA", -1}
302  ,
303  {"PM_INST_FETCH_CYC", -1}
304  ,
305  {"PM_INST_FROM_L1", -1}
306  ,
307  {"PM_INST_FROM_L2", -1}
308  ,
309  {"PM_INST_FROM_L35_MOD", -1}
310  ,
311  {"PM_INST_FROM_MEM_DP", -1}
312  ,
313  {"PM_INST_FROM_RL2L3_MOD", -1}
314  ,
315  {"PM_INST_IMC_MATCH_CMPL", -1}
316  ,
317  {"PM_INST_PTEG_1ST_HALF", -1}
318  ,
319  {"PM_INST_PTEG_2ND_HALF", -1}
320  ,
321  {"PM_INST_PTEG_SECONDARY", -1}
322  ,
323  {"PM_INST_TABLEWALK_CYC", -1}
324  ,
325  {"PM_ISLB_MISS", -1}
326  ,
327  {"PM_ITLB_REF", -1}
328  ,
329  {"PM_L1_ICACHE_MISS", -1}
330  ,
331  {"PM_L1_PREF", -1}
332  ,
333  {"PM_L1_WRITE_CYC", -1}
334  ,
335  {"PM_L2SA_CASTOUT_MOD", -1}
336  ,
337  {"PM_L2SA_CASTOUT_SHR", -1}
338  ,
339  {"PM_L2SA_DC_INV", -1}
340  ,
341  {"PM_L2SA_IC_INV", -1}
342  ,
343  {"PM_L2SA_LD_HIT", -1}
344  ,
345  {"PM_L2SA_LD_MISS_DATA", -1}
346  ,
347  {"PM_L2SA_LD_MISS_INST", -1}
348  ,
349  {"PM_L2SA_LD_REQ", -1}
350  ,
351  {"PM_L2SA_LD_REQ_DATA", -1}
352  ,
353  {"PM_L2SA_LD_REQ_INST", -1}
354  ,
355  {"PM_L2SA_MISS", -1}
356  ,
357  {"PM_L2SA_ST_HIT", -1}
358  ,
359  {"PM_L2SA_ST_MISS", -1}
360  ,
361  {"PM_L2SA_ST_REQ", -1}
362  ,
363  {"PM_L2SB_CASTOUT_MOD", -1}
364  ,
365  {"PM_L2SB_CASTOUT_SHR", -1}
366  ,
367  {"PM_L2SB_DC_INV", -1}
368  ,
369  {"PM_L2SB_IC_INV", -1}
370  ,
371  {"PM_L2SB_LD_HIT", -1}
372  ,
373  {"PM_L2SB_LD_MISS_DATA", -1}
374  ,
375  {"PM_L2SB_LD_MISS_INST", -1}
376  ,
377  {"PM_L2SB_LD_REQ", -1}
378  ,
379  {"PM_L2SB_LD_REQ_DATA", -1}
380  ,
381  {"PM_L2SB_LD_REQ_INST", -1}
382  ,
383  {"PM_L2SB_MISS", -1}
384  ,
385  {"PM_L2SB_ST_HIT", -1}
386  ,
387  {"PM_L2SB_ST_MISS", -1}
388  ,
389  {"PM_L2SB_ST_REQ", -1}
390  ,
391  {"PM_L2_CASTOUT_MOD", -1}
392  ,
393  {"PM_L2_LD_REQ_DATA", -1}
394  ,
395  {"PM_L2_LD_REQ_INST", -1}
396  ,
397  {"PM_L2_PREF_LD", -1}
398  ,
399  {"PM_L2_PREF_ST", -1}
400  ,
401  {"PM_L2_ST_MISS_DATA", -1}
402  ,
403  {"PM_L3SA_HIT", -1}
404  ,
405  {"PM_L3SA_MISS", -1}
406  ,
407  {"PM_L3SA_REF", -1}
408  ,
409  {"PM_L3SB_HIT", -1}
410  ,
411  {"PM_L3SB_MISS", -1}
412  ,
413  {"PM_L3SB_REF", -1}
414  ,
415  {"PM_LARX", -1}
416  ,
417  {"PM_LARX_L1HIT", -1}
418  ,
419  {"PM_LD_MISS_L1", -1}
420  ,
421  {"PM_LD_MISS_L1_CYC", -1}
422  ,
423  {"PM_LD_REF_L1", -1}
424  ,
425  {"PM_LD_REF_L1_BOTH", -1}
426  ,
427  {"PM_LD_REQ_L2", -1}
428  ,
429  {"PM_LSU0_DERAT_MISS", -1}
430  ,
431  {"PM_LSU0_LDF", -1}
432  ,
433  {"PM_LSU0_NCLD", -1}
434  ,
435  {"PM_LSU0_NCST", -1}
436  ,
437  {"PM_LSU0_REJECT", -1}
438  ,
439  {"PM_LSU0_REJECT_DERAT_MPRED", -1}
440  ,
441  {"PM_LSU0_REJECT_EXTERN", -1}
442  ,
443  {"PM_LSU0_REJECT_L2MISS", -1}
444  ,
445  {"PM_LSU0_REJECT_L2_CORR", -1}
446  ,
447  {"PM_LSU0_REJECT_LHS", -1}
448  ,
449  {"PM_LSU0_REJECT_NO_SCRATCH", -1}
450  ,
451  {"PM_LSU0_REJECT_PARTIAL_SECTOR", -1}
452  ,
453  {"PM_LSU0_REJECT_SET_MPRED", -1}
454  ,
455  {"PM_LSU0_REJECT_STQ_FULL", -1}
456  ,
457  {"PM_LSU0_REJECT_ULD", -1}
458  ,
459  {"PM_LSU0_REJECT_UST", -1}
460  ,
461  {"PM_LSU1_DERAT_MISS", -1}
462  ,
463  {"PM_LSU1_LDF", -1}
464  ,
465  {"PM_LSU1_REJECT", -1}
466  ,
467  {"PM_LSU1_REJECT_DERAT_MPRED", -1}
468  ,
469  {"PM_LSU1_REJECT_EXTERN", -1}
470  ,
471  {"PM_LSU1_REJECT_L2_CORR", -1}
472  ,
473  {"PM_LSU1_REJECT_LHS", -1}
474  ,
475  {"PM_LSU1_REJECT_NO_SCRATCH", -1}
476  ,
477  {"PM_LSU1_REJECT_PARTIAL_SECTOR", -1}
478  ,
479  {"PM_LSU1_REJECT_SET_MPRED", -1}
480  ,
481  {"PM_LSU1_REJECT_STQ_FULL", -1}
482  ,
483  {"PM_LSU1_REJECT_ULD", -1}
484  ,
485  {"PM_LSU1_REJECT_UST", -1}
486  ,
487  {"PM_LSU_BOTH_BUS", -1}
488  ,
489  {"PM_LSU_DERAT_MISS_CYC", -1}
490  ,
491  {"PM_LSU_FLUSH_ALIGN", -1}
492  ,
493  {"PM_LSU_FLUSH_DSI", -1}
494  ,
495  {"PM_LSU_LDF_BOTH", -1}
496  ,
497  {"PM_LSU_LMQ_FULL_CYC", -1}
498  ,
499  {"PM_LSU_REJECT_L2_CORR", -1}
500  ,
501  {"PM_LSU_REJECT_LHS", -1}
502  ,
503  {"PM_LSU_REJECT_PARTIAL_SECTOR", -1}
504  ,
505  {"PM_LSU_REJECT_STEAL", -1}
506  ,
507  {"PM_LSU_REJECT_STQ_FULL", -1}
508  ,
509  {"PM_LSU_REJECT_ULD", -1}
510  ,
511  {"PM_LSU_REJECT_UST_BOTH", -1}
512  ,
513  {"PM_LSU_ST_CHAINED", -1}
514  ,
515  {"PM_LWSYNC", -1}
516  ,
517  {"PM_MEM0_DP_CL_WR_GLOB", -1}
518  ,
519  {"PM_MEM0_DP_CL_WR_LOC", -1}
520  ,
521  {"PM_MEM0_DP_RQ_GLOB_LOC", -1}
522  ,
523  {"PM_MEM0_DP_RQ_LOC_GLOB", -1}
524  ,
525  {"PM_MEM1_DP_CL_WR_GLOB", -1}
526  ,
527  {"PM_MEM1_DP_CL_WR_LOC", -1}
528  ,
529  {"PM_MEM1_DP_RQ_GLOB_LOC", -1}
530  ,
531  {"PM_MEM1_DP_RQ_LOC_GLOB", -1}
532  ,
533  {"PM_MEM_DP_CL_WR_LOC", -1}
534  ,
535  {"PM_MEM_DP_RQ_GLOB_LOC", -1}
536  ,
537  {"PM_MRK_BR_TAKEN", -1}
538  ,
539  {"PM_MRK_DATA_FROM_L2", -1}
540  ,
541  {"PM_MRK_DATA_FROM_L2MISS", -1}
542  ,
543  {"PM_MRK_DATA_FROM_L35_MOD", -1}
544  ,
545  {"PM_MRK_DATA_FROM_MEM_DP", -1}
546  ,
547  {"PM_MRK_DATA_FROM_RL2L3_MOD", -1}
548  ,
549  {"PM_MRK_DTLB_REF", -1}
550  ,
551  {"PM_MRK_FPU0_FIN", -1}
552  ,
553  {"PM_MRK_FPU1_FIN", -1}
554  ,
555  {"PM_MRK_INST_DISP", -1}
556  ,
557  {"PM_MRK_INST_ISSUED", -1}
558  ,
559  {"PM_MRK_LSU0_REJECT_L2MISS", -1}
560  ,
561  {"PM_MRK_LSU0_REJECT_LHS", -1}
562  ,
563  {"PM_MRK_LSU0_REJECT_ULD", -1}
564  ,
565  {"PM_MRK_LSU0_REJECT_UST", -1}
566  ,
567  {"PM_MRK_LSU1_REJECT_LHS", -1}
568  ,
569  {"PM_MRK_LSU1_REJECT_ULD", -1}
570  ,
571  {"PM_MRK_LSU1_REJECT_UST", -1}
572  ,
573  {"PM_MRK_LSU_REJECT_ULD", -1}
574  ,
575  {"PM_MRK_PTEG_FROM_L2", -1}
576  ,
577  {"PM_MRK_PTEG_FROM_L35_MOD", -1}
578  ,
579  {"PM_MRK_PTEG_FROM_MEM_DP", -1}
580  ,
581  {"PM_MRK_PTEG_FROM_RL2L3_MOD", -1}
582  ,
583  {"PM_MRK_STCX_FAIL", -1}
584  ,
585  {"PM_MRK_ST_CMPL", -1}
586  ,
587  {"PM_MRK_VMX0_LD_WRBACK", -1}
588  ,
589  {"PM_MRK_VMX1_LD_WRBACK", -1}
590  ,
591  {"PM_MRK_VMX_COMPLEX_ISSUED", -1}
592  ,
593  {"PM_MRK_VMX_FLOAT_ISSUED", -1}
594  ,
595  {"PM_MRK_VMX_PERMUTE_ISSUED", -1}
596  ,
597  {"PM_MRK_VMX_SIMPLE_ISSUED", -1}
598  ,
599  {"PM_MRK_VMX_ST_ISSUED", -1}
600  ,
601  {"PM_NO_ITAG_CYC", -1}
602  ,
603  {"PM_PMC2_SAVED", -1}
604  ,
605  {"PM_PMC4_OVERFLOW", -1}
606  ,
607  {"PM_PMC4_REWIND", -1}
608  ,
609  {"PM_PMC5_OVERFLOW", -1}
610  ,
611  {"PM_PTEG_FROM_L2", -1}
612  ,
613  {"PM_PTEG_FROM_L2MISS", -1}
614  ,
615  {"PM_PTEG_FROM_L35_MOD", -1}
616  ,
617  {"PM_PTEG_FROM_MEM_DP", -1}
618  ,
619  {"PM_PTEG_FROM_RL2L3_MOD", -1}
620  ,
621  {"PM_PTEG_RELOAD_VALID", -1}
622  ,
623  {"PM_PURR", -1}
624  ,
625  {"PM_RUN_CYC", -1}
626  ,
627  {"PM_SLB_MISS", -1}
628  ,
629  {"PM_STCX", -1}
630  ,
631  {"PM_STCX_CANCEL", -1}
632  ,
633  {"PM_STCX_FAIL", -1}
634  ,
635  {"PM_ST_FIN", -1}
636  ,
637  {"PM_ST_HIT_L2", -1}
638  ,
639  {"PM_ST_MISS_L1", -1}
640  ,
641  {"PM_ST_REF_L1", -1}
642  ,
643  {"PM_SUSPENDED", -1}
644  ,
645  {"PM_SYNC_CYC", -1}
646  ,
647  {"PM_TB_BIT_TRANS", -1}
648  ,
649  {"PM_THRD_L2MISS", -1}
650  ,
651  {"PM_THRD_ONE_RUN_CYC", -1}
652  ,
653  {"PM_THRD_PRIO_0_CYC", -1}
654  ,
655  {"PM_THRD_PRIO_7_CYC", -1}
656  ,
657  {"PM_THRD_PRIO_DIFF_0_CYC", -1}
658  ,
659  {"PM_THRD_SEL_T0", -1}
660  ,
661  {"PM_TLB_REF", -1}
662  ,
663  {"PM_VMX0_INST_ISSUED", -1}
664  ,
665  {"PM_VMX0_LD_ISSUED", -1}
666  ,
667  {"PM_VMX0_LD_WRBACK", -1}
668  ,
669  {"PM_VMX0_STALL", -1}
670  ,
671  {"PM_VMX1_INST_ISSUED", -1}
672  ,
673  {"PM_VMX1_LD_ISSUED", -1}
674  ,
675  {"PM_VMX1_LD_WRBACK", -1}
676  ,
677  {"PM_VMX1_STALL", -1}
678  ,
679  {"PM_VMX_COMPLEX_ISUED", -1}
680  ,
681  {"PM_VMX_FLOAT_ISSUED", -1}
682  ,
683  {"PM_VMX_FLOAT_MULTICYCLE", -1}
684  ,
685  {"PM_VMX_PERMUTE_ISSUED", -1}
686  ,
687  {"PM_VMX_RESULT_SAT_0_1", -1}
688  ,
689  {"PM_VMX_RESULT_SAT_1", -1}
690  ,
691  {"PM_VMX_SIMPLE_ISSUED", -1}
692  ,
693  {"PM_VMX_ST_ISSUED", -1}
694  ,
695  {"PM_0INST_FETCH_COUNT", -1}
696  ,
697  {"PM_IBUF_FULL_COUNT", -1}
698  ,
699  {"PM_GCT_FULL_COUNT", -1}
700  ,
701  {"PM_NO_ITAG_COUNT", -1}
702  ,
703  {"PM_INST_TABLEWALK_COUNT", -1}
704  ,
705  {"PM_SYNC_COUNT", -1}
706  ,
707  {"PM_RUN_COUNT", -1}
708  ,
709  {"PM_THRD_ONE_RUN_COUNT", -1}
710  ,
711  {"PM_LLA_CYC", -1}
712  ,
713  {"PM_NOT_LLA_CYC", -1}
714  ,
715  {"PM_LLA_COUNT", -1}
716  ,
717  {"PM_DPU_HELD_THERMAL_COUNT", -1}
718  ,
719  {"PM_GCT_NOSLOT_COUNT", -1}
720  ,
721  {"PM_DERAT_REF_4K", -1}
722  ,
723  {"PM_DERAT_MISS_4K", -1}
724  ,
725  {"PM_IERAT_MISS_16G", -1}
726  ,
727  {"PM_MRK_DERAT_REF_64K", -1}
728  ,
729  {"PM_MRK_DERAT_MISS_64K", -1}
730  ,
731  {"PM_BR_TAKEN", -1}
732  ,
733  {"PM_DATA_FROM_DL2L3_SHR_CYC", -1}
734  ,
735  {"PM_DATA_FROM_DMEM", -1}
736  ,
737  {"PM_DATA_FROM_DMEM_CYC", -1}
738  ,
739  {"PM_DATA_FROM_L21", -1}
740  ,
741  {"PM_DATA_FROM_L25_SHR_CYC", -1}
742  ,
743  {"PM_DATA_FROM_L2MISS", -1}
744  ,
745  {"PM_DATA_FROM_L2_CYC", -1}
746  ,
747  {"PM_DATA_FROM_L35_SHR", -1}
748  ,
749  {"PM_DATA_FROM_L35_SHR_CYC", -1}
750  ,
751  {"PM_DATA_FROM_L3_CYC", -1}
752  ,
753  {"PM_DATA_FROM_LMEM_CYC", -1}
754  ,
755  {"PM_DATA_FROM_RL2L3_SHR", -1}
756  ,
757  {"PM_DATA_FROM_RL2L3_SHR_CYC", -1}
758  ,
759  {"PM_DPU_HELD", -1}
760  ,
761  {"PM_DPU_HELD_POWER", -1}
762  ,
763  {"PM_DPU_WT_IC_MISS", -1}
764  ,
765  {"PM_EXT_INT", -1}
766  ,
767  {"PM_FAB_CMD_RETRIED", -1}
768  ,
769  {"PM_FPU_DENORM", -1}
770  ,
771  {"PM_FPU_FMA", -1}
772  ,
773  {"PM_FPU_FPSCR", -1}
774  ,
775  {"PM_FPU_FRSP", -1}
776  ,
777  {"PM_FPU_FSQRT_FDIV", -1}
778  ,
779  {"PM_FXU_BUSY", -1}
780  ,
781  {"PM_HV_CYC", -1}
782  ,
783  {"PM_IC_INV_L2", -1}
784  ,
785  {"PM_INST_DISP", -1}
786  ,
787  {"PM_INST_FROM_DMEM", -1}
788  ,
789  {"PM_INST_FROM_L21", -1}
790  ,
791  {"PM_INST_FROM_L35_SHR", -1}
792  ,
793  {"PM_INST_FROM_RL2L3_SHR", -1}
794  ,
795  {"PM_L2_CASTOUT_SHR", -1}
796  ,
797  {"PM_L2_LD_MISS_DATA", -1}
798  ,
799  {"PM_L2_LD_MISS_INST", -1}
800  ,
801  {"PM_L2_MISS", -1}
802  ,
803  {"PM_L2_ST_REQ_DATA", -1}
804  ,
805  {"PM_LD_HIT_L2", -1}
806  ,
807  {"PM_LSU_DERAT_MISS", -1}
808  ,
809  {"PM_LSU_LDF", -1}
810  ,
811  {"PM_LSU_LMQ_SRQ_EMPTY_CYC", -1}
812  ,
813  {"PM_LSU_REJECT_DERAT_MPRED", -1}
814  ,
815  {"PM_LSU_REJECT_LHS_BOTH", -1}
816  ,
817  {"PM_LSU_REJECT_NO_SCRATCH", -1}
818  ,
819  {"PM_LSU_REJECT_SET_MPRED", -1}
820  ,
821  {"PM_LSU_REJECT_SLOW", -1}
822  ,
823  {"PM_LSU_REJECT_ULD_BOTH", -1}
824  ,
825  {"PM_LSU_REJECT_UST", -1}
826  ,
827  {"PM_MEM_DP_CL_WR_GLOB", -1}
828  ,
829  {"PM_MEM_DP_RQ_LOC_GLOB", -1}
830  ,
831  {"PM_MRK_DATA_FROM_DMEM", -1}
832  ,
833  {"PM_MRK_DATA_FROM_L21", -1}
834  ,
835  {"PM_MRK_DATA_FROM_L35_SHR", -1}
836  ,
837  {"PM_MRK_DATA_FROM_RL2L3_SHR", -1}
838  ,
839  {"PM_MRK_FPU_FIN", -1}
840  ,
841  {"PM_MRK_FXU_FIN", -1}
842  ,
843  {"PM_MRK_IFU_FIN", -1}
844  ,
845  {"PM_MRK_LD_MISS_L1", -1}
846  ,
847  {"PM_MRK_LSU_REJECT_UST", -1}
848  ,
849  {"PM_MRK_PTEG_FROM_DMEM", -1}
850  ,
851  {"PM_MRK_PTEG_FROM_L21", -1}
852  ,
853  {"PM_MRK_PTEG_FROM_L35_SHR", -1}
854  ,
855  {"PM_MRK_PTEG_FROM_RL2L3_SHR", -1}
856  ,
857  {"PM_MRK_ST_GPS", -1}
858  ,
859  {"PM_PMC1_OVERFLOW", -1}
860  ,
861  {"PM_PTEG_FROM_DMEM", -1}
862  ,
863  {"PM_PTEG_FROM_L21", -1}
864  ,
865  {"PM_PTEG_FROM_L35_SHR", -1}
866  ,
867  {"PM_PTEG_FROM_RL2L3_SHR", -1}
868  ,
869  {"PM_ST_REF_L1_BOTH", -1}
870  ,
871  {"PM_ST_REQ_L2", -1}
872  ,
873  {"PM_THRD_GRP_CMPL_BOTH_CYC", -1}
874  ,
875  {"PM_THRD_PRIO_1_CYC", -1}
876  ,
877  {"PM_THRD_PRIO_6_CYC", -1}
878  ,
879  {"PM_THRD_PRIO_DIFF_1or2_CYC", -1}
880  ,
881  {"PM_THRD_PRIO_DIFF_minus1or2_CYC", -1}
882  ,
883  {"PM_HV_COUNT", -1}
884  ,
885  {"PM_DPU_HELD_COUNT", -1}
886  ,
887  {"PM_DPU_HELD_POWER_COUNT", -1}
888  ,
889  {"PM_DPU_WT_IC_MISS_COUNT", -1}
890  ,
891  {"PM_GCT_EMPTY_COUNT", -1}
892  ,
893  {"PM_LSU_LMQ_SRQ_EMPTY_COUNT", -1}
894  ,
895  {"PM_DERAT_REF_64K", -1}
896  ,
897  {"PM_DERAT_MISS_64K", -1}
898  ,
899  {"PM_IERAT_MISS_16M", -1}
900  ,
901  {"PM_MRK_DERAT_REF_4K", -1}
902  ,
903  {"PM_MRK_DERAT_MISS_4K", -1}
904  ,
905  {"PM_DATA_FROM_DL2L3_SHR", -1}
906  ,
907  {"PM_DATA_FROM_L25_MOD", -1}
908  ,
909  {"PM_DATA_FROM_L3", -1}
910  ,
911  {"PM_DATA_FROM_L3MISS", -1}
912  ,
913  {"PM_DATA_FROM_RMEM", -1}
914  ,
915  {"PM_DPU_WT", -1}
916  ,
917  {"PM_FPU_STF", -1}
918  ,
919  {"PM_FPU_ST_FOLDED", -1}
920  ,
921  {"PM_FREQ_DOWN", -1}
922  ,
923  {"PM_FXU0_BUSY_FXU1_IDLE", -1}
924  ,
925  {"PM_FXU0_FIN", -1}
926  ,
927  {"PM_INST_FROM_DL2L3_SHR", -1}
928  ,
929  {"PM_INST_FROM_L25_MOD", -1}
930  ,
931  {"PM_INST_FROM_L3", -1}
932  ,
933  {"PM_INST_FROM_L3MISS", -1}
934  ,
935  {"PM_INST_FROM_RMEM", -1}
936  ,
937  {"PM_L1_DCACHE_RELOAD_VALID", -1}
938  ,
939  {"PM_LSU_LMQ_SRQ_EMPTY_BOTH_CYC", -1}
940  ,
941  {"PM_LSU_REJECT_EXTERN", -1}
942  ,
943  {"PM_LSU_REJECT_FAST", -1}
944  ,
945  {"PM_MRK_BR_MPRED", -1}
946  ,
947  {"PM_MRK_DATA_FROM_DL2L3_SHR", -1}
948  ,
949  {"PM_MRK_DATA_FROM_L25_MOD", -1}
950  ,
951  {"PM_MRK_DATA_FROM_L3", -1}
952  ,
953  {"PM_MRK_DATA_FROM_L3MISS", -1}
954  ,
955  {"PM_MRK_DATA_FROM_RMEM", -1}
956  ,
957  {"PM_MRK_DFU_FIN", -1}
958  ,
959  {"PM_MRK_INST_FIN", -1}
960  ,
961  {"PM_MRK_PTEG_FROM_DL2L3_SHR", -1}
962  ,
963  {"PM_MRK_PTEG_FROM_L25_MOD", -1}
964  ,
965  {"PM_MRK_PTEG_FROM_L3", -1}
966  ,
967  {"PM_MRK_PTEG_FROM_L3MISS", -1}
968  ,
969  {"PM_MRK_PTEG_FROM_RMEM", -1}
970  ,
971  {"PM_MRK_ST_CMPL_INT", -1}
972  ,
973  {"PM_PMC2_OVERFLOW", -1}
974  ,
975  {"PM_PMC2_REWIND", -1}
976  ,
977  {"PM_PMC4_SAVED", -1}
978  ,
979  {"PM_PMC6_OVERFLOW", -1}
980  ,
981  {"PM_PTEG_FROM_DL2L3_SHR", -1}
982  ,
983  {"PM_PTEG_FROM_L25_MOD", -1}
984  ,
985  {"PM_PTEG_FROM_L3", -1}
986  ,
987  {"PM_PTEG_FROM_L3MISS", -1}
988  ,
989  {"PM_PTEG_FROM_RMEM", -1}
990  ,
991  {"PM_THERMAL_MAX", -1}
992  ,
993  {"PM_THRD_CONC_RUN_INST", -1}
994  ,
995  {"PM_THRD_PRIO_2_CYC", -1}
996  ,
997  {"PM_THRD_PRIO_5_CYC", -1}
998  ,
999  {"PM_THRD_PRIO_DIFF_3or4_CYC", -1}
1000  ,
1001  {"PM_THRD_PRIO_DIFF_minus3or4_CYC", -1}
1002  ,
1003  {"PM_THRESH_TIMEO", -1}
1004  ,
1005  {"PM_DPU_WT_COUNT", -1}
1006  ,
1007  {"PM_LSU_LMQ_SRQ_EMPTY_BOTH_COUNT", -1}
1008  ,
1009  {"PM_DERAT_REF_16M", -1}
1010  ,
1011  {"PM_DERAT_MISS_16M", -1}
1012  ,
1013  {"PM_IERAT_MISS_64K", -1}
1014  ,
1015  {"PM_MRK_DERAT_REF_16M", -1}
1016  ,
1017  {"PM_MRK_DERAT_MISS_16M", -1}
1018  ,
1019  {"PM_BR_MPRED", -1}
1020  ,
1021  {"PM_DATA_FROM_DL2L3_MOD", -1}
1022  ,
1023  {"PM_DATA_FROM_DL2L3_MOD_CYC", -1}
1024  ,
1025  {"PM_DATA_FROM_L21_CYC", -1}
1026  ,
1027  {"PM_DATA_FROM_L25_SHR", -1}
1028  ,
1029  {"PM_DATA_FROM_L25_MOD_CYC", -1}
1030  ,
1031  {"PM_DATA_FROM_L35_MOD_CYC", -1}
1032  ,
1033  {"PM_DATA_FROM_LMEM", -1}
1034  ,
1035  {"PM_DATA_FROM_MEM_DP_CYC", -1}
1036  ,
1037  {"PM_DATA_FROM_RL2L3_MOD_CYC", -1}
1038  ,
1039  {"PM_DATA_FROM_RMEM_CYC", -1}
1040  ,
1041  {"PM_DPU_WT_BR_MPRED", -1}
1042  ,
1043  {"PM_FPU_FEST", -1}
1044  ,
1045  {"PM_FPU_SINGLE", -1}
1046  ,
1047  {"PM_FREQ_UP", -1}
1048  ,
1049  {"PM_FXU1_BUSY_FXU0_IDLE", -1}
1050  ,
1051  {"PM_FXU1_FIN", -1}
1052  ,
1053  {"PM_INST_FROM_DL2L3_MOD", -1}
1054  ,
1055  {"PM_INST_FROM_L25_SHR", -1}
1056  ,
1057  {"PM_INST_FROM_L2MISS", -1}
1058  ,
1059  {"PM_INST_FROM_LMEM", -1}
1060  ,
1061  {"PM_LSU_REJECT", -1}
1062  ,
1063  {"PM_LSU_SRQ_EMPTY_CYC", -1}
1064  ,
1065  {"PM_MRK_DATA_FROM_DL2L3_MOD", -1}
1066  ,
1067  {"PM_MRK_DATA_FROM_L25_SHR", -1}
1068  ,
1069  {"PM_MRK_DATA_FROM_LMEM", -1}
1070  ,
1071  {"PM_MRK_INST_TIMEO", -1}
1072  ,
1073  {"PM_MRK_LSU_DERAT_MISS", -1}
1074  ,
1075  {"PM_MRK_LSU_FIN", -1}
1076  ,
1077  {"PM_MRK_LSU_REJECT_LHS", -1}
1078  ,
1079  {"PM_MRK_PTEG_FROM_DL2L3_MOD", -1}
1080  ,
1081  {"PM_MRK_PTEG_FROM_L25_SHR", -1}
1082  ,
1083  {"PM_MRK_PTEG_FROM_L2MISS", -1}
1084  ,
1085  {"PM_MRK_PTEG_FROM_LMEM", -1}
1086  ,
1087  {"PM_PMC3_OVERFLOW", -1}
1088  ,
1089  {"PM_PTEG_FROM_DL2L3_MOD", -1}
1090  ,
1091  {"PM_PTEG_FROM_L25_SHR", -1}
1092  ,
1093  {"PM_PTEG_FROM_LMEM", -1}
1094  ,
1095  {"PM_THRD_BOTH_RUN_CYC", -1}
1096  ,
1097  {"PM_THRD_LLA_BOTH_CYC", -1}
1098  ,
1099  {"PM_THRD_PRIO_3_CYC", -1}
1100  ,
1101  {"PM_THRD_PRIO_4_CYC", -1}
1102  ,
1103  {"PM_THRD_PRIO_DIFF_5or6_CYC", -1}
1104  ,
1105  {"PM_THRD_PRIO_DIFF_minus5or6_CYC", -1}
1106  ,
1107  {"PM_THRD_BOTH_RUN_COUNT", -1}
1108  ,
1109  {"PM_DPU_WT_BR_MPRED_COUNT", -1}
1110  ,
1111  {"PM_LSU_SRQ_EMPTY_COUNT", -1}
1112  ,
1113  {"PM_DERAT_REF_16G", -1}
1114  ,
1115  {"PM_DERAT_MISS_16G", -1}
1116  ,
1117  {"PM_IERAT_MISS_4K", -1}
1118  ,
1119  {"PM_MRK_DERAT_REF_16G", -1}
1120  ,
1121  {"PM_MRK_DERAT_MISS_16G", -1}
1122  ,
1123  {"PM_RUN_PURR", -1}
1124  ,
1125  {"PM_RUN_INST_CMPL", -1}
1126 };
PPC64_native_map_t native_name_map[PAPI_MAX_NATIVE_EVENTS]
Definition: aix.c:46
#define PAPI_MAX_NATIVE_EVENTS